Cortex-M3(STM32) System Architecture

Cortex-M3(STM32) System Architecture

'Low-, Medium-, High-density devices' 는 4 개의 Master, 4 개의 Slaves로 이루어져 있다.

• 4 개의 Masters
• Cortex-M3 core DCode bus(D-bus), System bus(S-bus)
• GP-DMA1 , 2 (General-Purpose DMA)
• 4 개의 Slaves
• Internal SRAM
• Internal Flash Memory
• FSMC
• AHB to APB bridges(AHB2APBx)

Low-, Medium-, High-density System Architecture

ICode bus
Cortex-M3 core와 메인 메모리(Flash Memory)간의 Instruction Interface 정도로 생각하면 될듯 하다.

DCode bus
Cortex-M3 core와 메인 메모리(Flash Memory)간의 Data Interface 정도로 생각하면 될듯 하다.

System bus
Cortex-M3 core에서 peripherals bus와 관련있는 system bus와 Bus Matrix 사이의 Interface 이다.

DMA bus
DMA의 AHB master interface와 Bus Matrix 간의 Interface 이다.

Bus Matrix
BusMatrix는 Cortex-M3의 core system bus와  DMA master bus 사이의 접근 중재에 관한 관리를 한다.
이는 위의 그림에서 보는 것 처럼 CPU DCode bus, DMA, SRAM, Flash memory 그리고 Peripherals 등의 접근에 관한 중재 관리를 의미한다.
Low-, Medium-, High-density device의 경우 BusMatrix는 4개의 masters와 4개의 slaves로 구성되어 있고, 이에대한 접근을 관리한다.

AHB to APB bridges (APB)
하나의 AHB 와 두 개의 APB 에 대한 Full Synchronous connections를 제공하는 인터페이스 이다.
APB1은 36 MHz로 동작을 하고, APB2는 full speed인 72 MHz로 동작을 한다.